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ファンアウト (FANOUT)

ＴＴＬ
TTL １ピンに対していくつの TTL が接続出来るでしょうか？ それをファンアウト(Fanout)と言いますが，TTL のデータシートには直接は載っていません． ではどの様に Fanout 計算をするか．．TTL のデータシートを見てみて考えてみましょう． まずデータシートの入力・出力電流の項目を見てみましょう． この中で High レベルと Low レベルそれぞれの出力電流が記載されていると思います． 一番代表的な TTL として 74LS00 を見てみましょう．
Iih 20 uA
Iil 0.4 mA
Ioh 0.4 mA
Iol 8.0 mA
まず High Level を考えると流せる電流は 0.4mA であり， TTL 1ピンについて 20uA 消費しますから

    Fanout(High) = Ioh / Iih = 0.4mA / 20uA = 20
となります．
また Low Level を考えると流し込める電流は 8.0mA であり， TTL 1ピンについて 0.4mA 流れだしますから

    Fanout(Low) = Iol / Iil = 8.0mA / 0.4mA = 20
となります．
High , Low どちらか小さい方が TTL 1 ピンあたりに接続出来るピン数，つまり Fanout になります． TTL の場合にはこのように流せる電流，流し込める電流により Fanout が決まります．

ＣＭＯＳ
CMOS の場合 電流による制限より，ピンの容量により FANOUT を決める事が主流です． 通常 CMOS の場合は 1ピンの負荷容量 CL は 50pF で規定されていますが， これは 50pF の測定回路を組んだときその伝搬遅延時間がどれほどであるかを規定しているためです． つまり 1ピンに 50pF の負荷容量をぶら下げても，仕様書通りの伝搬遅延時間は守れますよと言うことです．
データーシートを見るとあまり CL について規定は書いてありませんが，良くみると測定回路条件の所に CL=50pF 等と小さく書いてあります．
さてでは逆に 1ピンあたりの入力端子容量はどのくらいでしょうか？ 入力端子容量は Cin として規定されていることが多く，大体 6 〜 10pF 位です． つまり CMOS Device の場合 入力端子容量が 10pF で有れば５本の端子を接続しても，仕様書通りの伝搬遅延時間を守ることが出来る事になります． これ以上の容量を接続すると波形がなまり，一般的に伝搬遅延時間が遅くなると考えれれます．
これはその時の Device のテクノロジーにより端子容量に関して負荷をかけることが可能になる場合も考えられます．
ある資料では HC や HCT は負荷による遅延が大きくなり，ABT は負荷が重いときにも遅延時間は変化しないようです．

ＴＴＬとＣＭＯＳの接続
TTL と CMOS はその動作電圧が異なります．
TTL(LS, ASL等) の場合一般的に 0.4V 以下を Low level , 2.7 V 以上を High level として認識します．
CMOS の場合 0.36V 以下を Low level , 3.94V 以上を High level として認識します． さて CMOS と TTL を下記のように接続します． 
         CMOS    TTL
    ------|>------|>------
この場合 Low , High Level 共に CMOS の level は TTL の level を満足しますので問題はありません．
         TTL     CMOS
    ------|>------|>------
逆に TTL -> CMOS の場合 TTL の High level が CMOS の level を満足しない場合があります． つまり TTL の出力が 3.94V 以下（仕様上十分あり得ます）の場合に CMOS はその信号を High と認識出来ないわけです．
ではどの様に対処をするか．．．基本的な方法は Pull-up をする事が確実です． 
               VCC
               ---
                |
               
         CMOS   |     TTL
    ------|>----+-----|>------
Pull-up により High level の電圧を CMOS が使う level まで引き上げ固定することが出来ます．
5V の場合 R には 10kΩ位がいいでしょう． 10kΩですと流れる電流は約 0.5mA 程度となります．
一応 TTL や CMOS の入出力電流を確認することは言うまでもありません．

ＣＭＯＳの消費電流計算
CMOS Device の消費電流計算は以外と面倒なものです． CMOS は消費電流が小さいのが売りですが，クロックなど内部の論理回路の論理が変動する場合内外に付随する容量により電流が変化します． これは内外の容量にある電荷が充放電されるのが原因となります．
この数値はデーターシートでは内部等価容量 Cpd として表されます． Device が動作時の消費電力は以下の式により示されます．

消費電力 Pd = (CL + Cpd)・f・Vdd^2 + Vdd・Idd

さてある device を例に取ります． この device は８本の端子に 50pF の負荷容量を，動作周波数 1MHz ，電圧 5V とします． また Idd を 8uA , Cpd を 112pF とします．
このときの消費電力 Pd は

Pd = (50px8 + 112p)・1M・5^2 + 5・8u = 12.8mW

となり，電流にして 12.8 / 5 = 2.56mA となります．

でも FPGA 等は内部のセルに左右されますので．．実際にはどのくらいセルを使用しているかがキーポイントになります．．．以外と面倒です．．はぃ．．(^^;

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